Главная Обратная связь

Дисциплины:

Архитектура (936)
Биология (6393)
География (744)
История (25)
Компьютеры (1497)
Кулинария (2184)
Культура (3938)
Литература (5778)
Математика (5918)
Медицина (9278)
Механика (2776)
Образование (13883)
Политика (26404)
Правоведение (321)
Психология (56518)
Религия (1833)
Социология (23400)
Спорт (2350)
Строительство (17942)
Технология (5741)
Транспорт (14634)
Физика (1043)
Философия (440)
Финансы (17336)
Химия (4931)
Экология (6055)
Экономика (9200)
Электроника (7621)






Паралельні регістри та регістри зсуву. Їх структурні схеми, класифікація, різновидності, функціонування



Регістрами називають послідовні цифрові автомати, призначені для запису, зберігання та відтворення багато розрядних двійкових кодів. Використовуються в цифрових ЕОМ для зберігання та відтворення багато розрядних двійкових кодів, а також для зберігання тимчасових значень операндів, непрямих адресних звертань та ін.

Класифікують їх за:

  1. методом запису інформації:

- послідовні

- паралельні

- універсальні

  1. за методом керування записом:

- синхронні

- асинхронні

  1. за кількістю сигналів, що використовуються для керування:

- однофазні

- парафазні

  1. за основним призначенням:

- регістри пам’яті

- регістри зсуву

Будують регістри на основі періодичних структур, кількість яких визначається розрядністю запам’ятовуючих слів. Структурно вони складаються з елементів пам‘яті та комбінаційних схем керування. Останні забезпечують синхронний запис та зчитування інформації, обнулення та ін. В багато контактних схемах застосовуються двоступінчасті тригери, які комутуються з допомогою динамічних сигналів, тобто з допомогою динамічних перепадів логічних «0» та «1».

 

Паралельні регістри

Паралельні регістри синхронного та асинхронного типу найпростіше синтезувати на основі паралельного ввімкнення RS-тригерів. При цьому сигнал тактового запису та обнулення запаралелюється, а інформаційні входи призначаються для паралельного подання на них потрібних кодових слів.

Запис всіх біт інформації здійснюються за допомогою одного тактового імпульсу. Якщо для обнулення інформації чи запису використати парафазні сигнали, які подаються на кожен біт (тригер) окремо, то кажуть, що така схема працює за парафазною схемою керування. Для одержання нового інформаційного слова в інверсному вигляді можна використовувати інверсні Q виходи тригерів. Аналогічно для реалізації двофазної схеми паралельного регістра можна використати інформаційні D-тригери. В такому регістрі сигнали реалізації теж запаралелені.

В якості елементів пам’яті використовують комірки на основі складних елементів 2, 2І-АБО, а також D-тригери, в яких реалізовано зворотній зв'язок для двох ступенів. Сигнали синхронізації (С) та обнулення (R) запаралелені для всіх комірок і подаються на відповідні входи D-тригерів. Дозвіл запису вхідних інформаційних сигналів D забезпечується керуючими сигналами Е1, Е2, ввімкненими за схемою АБО з додатною інверсією входу. Вхідні елементи DD1 та DD2 дозволяють розділити режими запису та зберігання інформації. Сигнали Ez1 i Ez2 також ввімкнені за схемою диз’юнкції при інверсії і забезпеченні переведення входів регістру Qi у високоімпедансний стан.



 

Для запису сигналів з різних джерел можна використовувати комбінаційні схеми 2, 2І-АБО, які забезпечують синхронізацію подачі сигналів S та R на комірки пам’яті. Керування комутацією різних джерел реалізується з допомогою двопозиційного коду С1С2.

В залежності від двійкового коду С1С2 на вхід установки комірки регістру подається вхідний сигнал Х або У. синхронно з ним інверсні сигнали записуються на вхід R. Розрядність нарощування регістрів не обмежується за кількістю інформаційних сигналів, однак в реальних схемах потрібно враховувати допустимі значення коефіцієнтів розгалуження за виходом базових логічних елементів, що застосовуються в комбінаційних схемах керування, щоб не допустити зменшення вихідного рівня сигналу за мінімальне значення логічної одиниці.

 

Регістри зсуву

В схемах зсуву запис багаторозрядного коду розрядністю n здійснюється за n тактів синхронізації. При цьому найстарший біт постійно перезаписується в усі комірки багаторозрядного регістра. Схему такого регістра можна реалізувати з допомогою базових комірок на основі комбінаційних RS та D-тригерів.



Режим роботи схеми визначається сигналом, що подається на вхід s/p (мікросхема DD2). При нульовому значенні s/p інвертор DD2 подає логічний рівень 1 на DD4, DD6. Це забезпечує інвертування сигналу на входах R, що дозволяє проходження паралельного двійкового коду інформаційних входів D0, D1 на входи установки RS-тригерів. Запам’ятовування інформації здійснюється за тактовим перепадом імпульсу на входах з високого до низького рівня. Наявність DD4, DD6 забезпечує неоднозначність сигналів на RS-входах. Зміна вхідного s/p сигналу приведе до блокування входів D0, D1 і запис інформації можливий з інформаційного входу V, з’єднаного з D-входом інформаційного тригера DD7. За такт перепадом синхроімпульсу С інформація з виходу Q DD7 записується на вхід DD8. Таким чином реалізується послідовний зсув інформації за кожним тактовим імпульсом на одну позицію вправо.

Розрізняють одно- та двонаправні регістри зсуву. В перших реалізується на схемотехнічному рівні зсув тільки вліво або тільки вправо. В других схемотехніка дозволяє з допомогою програмованого входу реалізувати зсув чи вліво, чи вправо. В умовних позначеннях це відображається стрілкою.

Класифікація, різновидності, функціонування лічильників. Переваги та недоліки послідовних і паралельних схем лічильників. Їх швидкодія і складність. Двійкові та двійково-кодовані лічильники.

Лічильниками називаються послідовні логічні пристрої, призначені для перерахунку кількості імпульсів, а також для зберігання цієї інформації в двійковому коді. Будують їх на основі динамічних Т-трігерів. В залежності від схеми комутації тригерів та комбінаційної схеми керування лічильники можуть забезпечувати як додавання одиничних імпульсів, тобто виконання функцій інкрименту, так і віднімання – функція декрименту.

До основних параметрів лічильників відносять модуль перерахунку та час встановлення вихідного двійкового коду. За модулем перерахунку їх поділяють на двійкові ( М = 2n ) та двійково-кодовані, наприклад, двійково-десяткові, тобто з нецілочисельним модулем М. За напрямком перерахунку: лічильники з додаванням, відніманням та реверсивні.

За способом організації міжкаскадних зв’язків виділяють лічильники з послідовним, паралельним та комбінованим переносом.

Найпростіше реалізовуються схеми з послідовим переносом на динамічних Т-тригерах. В цьому випадку вихід попереднього каскаду вмикається на вхід наступного.

Для побудови додаючого лічильника використовується інверсія стану в лічильному тригері. Якщо в якості прямого сигналу використовується прямий вихід Т-тригера Q, то динамічний вхід його повинен бути з переходом в активному стані від 1 до 0 і , навпаки, при прямому динамічному вході для одержання функції додавання необхідно використовувати інверсний вихід тригера , тільки у цьому випадку активними станами будуть нульові стани.

Якщо використати однойменні вхідні-вихідні сигнали, то реалізується функція віднімання, епюри напруг якої зображені на малюнку.

Таким чином, досить просто реалізувати реверсивний лічильник, використовуючи змінну комутацію вихідного сигналу при постійному значенні динамічного входу. Для цього звичайну схему динамічного лічильника доповнюють елементами складної логіки 2,2 І-АБО. Схема керування доповнюється двома інверторами , які забезпечують пере комутацію сигналів з виходів складних елементів.

 

Сигнал V визначає напрямок перерахунку додавання чи віднімання. Вхідні тактові імпульси подаються на вхід С першого тригера . Якщо V = 1, то на перший елемент І комбінаційного пристрою 2,2 І – АБО подається значення логічного нуля, на другий – значення логічної одиниці, тобто в цьому випадку інформаційним сигналом є сигнал з інверсного виходу тригера. При прямому динамічному вході реалізується схема додавання.

Якщо V = 0, активним стає прямий вихід тригера і маємо реалізацію схеми віднімання.

При реалізації схеми віднімання, якщо маємо обтулені значення Q за першим тактовим імпульсом, в тригер записується максимальне значення коду – всі одиниці і з кожним тактовим імпульсом проводиться віднімання по одному двійковому числу. Загальним недоліком є зростання часу комутації результуючого вихідного стану лічильника при зростанні загальної його розрядності. Для усунення цього недоліку використовуються лічильники з паралельним переносом, тоді схеми послідовних лічильників доповнюють комбінаційними елементами, які враховують в кожному наступному розряді стани всіх попередніх розрядів, що реалізуються функцією кон’юнкції.

Обов’язковою умовою схем паралельного переносу є використання синхронізуючого С – входу. Недоліком є зростання числа входів в кон’юнкторах із зростанням розрядності лічильника, оскільки вони повинні забезпечувати реалізацію функції множення за модулем 2.

Для І розряду формуючий сигнал залишається асинхронним, тому його приймають рівним 1. В лічильнику з паралельним переносом напрямок перерахунку не залежить від вибору типу вхідного стану (прямого чи інверсного), він визначається тільки використаними вихідними сигналами Q або , тому реалізувати реверсивну схему можна аналогічно до схеми послідовного лічильника. Для усунення недоліків паралельних схем і підвищення швидкості перерахунку використовуються комбіновані схеми паралельно-послідовного переносу, при цьому лічильник розрядності n, меншої за загальну розрядність m лічильника, є базовою групою, в якій реалізовано паралельний підрахунок. Передача комутаційних сигналів між групами реалізується послідовно.

Максимальне значення часу перемикання визначається часом комутації тригерів у окремій групі. При цьому потрібно враховувати загальний максимальний час, який залежить від кількості груп багаторозрядного лічильника l:

t під. ьакс. = t зр. ( l – 1 ).

В загальному випадку кількість тригерів в кожній групі може бути довільною і навіть рівною 1, тому паралельно-послідовну схему можна реалізувати для окремих розрядів, Така схема називається схемою з наскрізним переносом.

В такій схемі комутація тригерів відбувається практично одночасно, необхідно враховувати тільки час затримки на комутацію одного окремого розряду із врахуванням часу затримки в комбінаційній схемі. Підвищення швидкодії досягається за рахунок того, що час перемикання комбінаційної схеми менший за час комутації тригера.

 

 


Просмотров 816

Эта страница нарушает авторские права

allrefrs.ru - 2020 год. Все права принадлежат их авторам!